Verilog ile FPGA Tasarimina Giris Dersi 3
Verilog ile FPGA Tasarımı , Sektör çalışanından Verilog dersi.
What you will learn
Verilog Dili ile Donanım Tasarımı yapma
Verilog ile Combinational, Sequential devreler yaratarak RTL model tasarlamak, Finite State machine yapılarını öğrenmek
Xilinx Vivado kullanarak Simülasyonlar yapmak
Test bench ve Verification Methodology kavramlarını anlamak
FPGA yapılarını (Register, Flip Flop, gates) verilog dili ile yaratmak ve kullanımını öğrenmek
Örneklerle Verilog dilini pekiştirmek
Why take this course?
🎓 Verilog ile FPGA Tasarımına Giriş Dersi
Eğitim Düzeyi:
Başlangıç - Orta seviye.
LinkedIn Profili için:
Fatih İliğ - BAE Systems (UK) FPGA Tasarım Mühendisi.
🕹 Ders Özeti:
Bu ders serisi, Verilog programlama dilinin temellerine ve FPGA tasarımına adım adım yapılan bir giriş sağlar. Hatta SystemVerilog gibi diğer ileri dize araçları hakkında bilgi de edinmeniz bu eğitimlerle üzerinden bulunabilirsiniz. Duyurular, test etme ve doğrulama yöntemleri gibi temel konseptleri ortaya koyarak, öğrencinin Verilog'ün üst düzey dil olan SystemVerilog'a hizmet olan iş değerli bir yolculuka geçireceğiz.
Kurum ve Programlamaya Giriş:
-
C++ Dili Öğrenme:
- İngilizcesi olan arkadaşlar için: Beginning C++ Programming - From Beginner to Beyond (Frank J. Mitropoulos)
- Türkçe olmasını tercih eden arkadaşlar için: C++ Temelleri (Burcu Ülke)
-
Verilog Eğitimi: Bu ders kursunun, hem basit hem de ileri düzey konseptlerden eşdeğer olmasını sağlayacak ve benzeri aşamalarla ilgili diğer eğitimlerle çift faydalı olacak.
Ders Programı:
- Verilog Temelleri: Verilog'ün nasıl yazılabileceğini, temel diziler, döngüler ve koşullu ifadeleri öğreneceğiz.
- Test Benches ve Doğrulama Metodolojisi: Test etme yazarlık için basit bir test benches oluşturma ve Verilog dizilerinde veri yönetimi teknikleri konusunda bilgi edinmeye çalışacak.
- Sabit Durum Makinaları (FSM): FSM'lerin nasıl tasarlanabileceğini ve bu tür sistemlerin Verilog'de uygulanması için zengin bir test benches oluşturma becerisini kazanacak.
İzlenme Planı:
- If - else: Ders 16
- case: Ders 17
- for ve while döngüleri: Ders 18
- Test Benches ve Verification Methodology: Ders 19
- Test Benches - $display ve $monitor: Ders 20
- Sabit Durum Makinaları (FSM): Ders 21
Fatih'in bu eğitimden gelen derinlemesine bir şekilde faydalanabilmesini ve mühendislik yolunda ilerleyiş yol açıyacak şekilde, bulunabileceğiniz kaynaklar ve teknikleri sunuyor. Ders bittikten sonra C++ bilen birisi rahatlıkla systemverilog diline hakim olabilirsiniz.
İyi çalışmalar dilerim.
Saygilarimla, Fatih İliğ